산화공정(Oxidation) 이론(1)에 이어서 남은 이론에 관해 설명하겠다.
Factors Affecting Oxidation Rate (산화 속도 영향 인자)
Deal Grove Model식의 파라미터(A, B, τ)들은 각종 변수들에 의해 값이 변한다.
- 온도 (Temperature)
- 산화제 종류 (Oxidation Species: Dry vs Wet)
- 압력 (Pressure)
- 결정 방향 (Orientation)
- 도핑 (Doping)
- 분위기 가스 (Gas Ambient: Cl2 등)
Temperature & Oxidation Species
모든 속도 상수(B, B/A)는 온도에 대해 지수함수적으로 증가하는 아레니우스 거동(Arrhenius Behavior)을 나타낸다.
이때 왜 속도 상수들이 아레니우스 거동을 따르는지 원리를 설명하자면,
$$k \propto \exp(-E_a/kT)$$
우선 아레니우스 거동의 현상은 위의 수식으로 표현된다.
- k: 반응 속도 상수
- Ea: 활성화 에너지(Energy Barrier, 에너지 장벽)
- kB: 볼츠만 상수 (1.381×10-23 J/K)
- T: 절대 온도
이 식을 보면 지수 함수 안에 1/T가 들어있는 것을 확인할 수 있다.
산화 공정이 일어나려면 Si - Si 결합을 끊어야 하고, 이 결합을 끊는 데 필요한 에너지는 약 2.0 eV임을 산화공정 이론(1)에서 설명했다.
그러나 분자들의 평균 운동 에너지인(kT)는 터무니 없이 작다.
(TMI: 고체 내 원자들은 제자리에서 진동하는 조화 진동자(격자의 진동)로 볼 수 있는데, 통계역학적으로 이 진동자의 평균 에너지가 kT이다. 운동 에너지 0.5kT + 위치 에너지 0.5kT로써 표현된다. 따라서 아레니우스 식의 분모 kT는 시스템이 가진 평균적인 에너지 레벨이다.
기체(1.5kT)와 고체 진동자(kT)의 차이를 잘 구분해야 한다.)
온도를 고온(1300K)으로 올려도 kT의 값은 약 0.11eV이며, 이 값으로는 Si - Si 결합을 끊을 수 있는 에너지 장벽인 2.0 eV를 절대 넘을 수 없다.
이때 확률 분포의 개념 도입이 필요하다.
Outliers(아웃라이너)와 같은 데이터 분포에서 비정상적으로 튀는 값이 필요하다.
보통 기체 분자나 고체 격자의 진동에너지는 정규분포와 유사한 멕스웰 - 볼츠만 분포를 따른다.
대부분 입자들의 에너지는 평균 근처에 몰려 있어 실리콘과의 반응이 불가능하다고 언급했었다.
그러나 데이터 분포의 오른쪽 꼬리 쪽에는 평균보다 훨씬 높은 Outliers(아웃라이너)의 에너지를 가진 입자들이 아주 희박한 확률로 존재한다.
지수함수의 특성상 온도가 약간만 올라가도 분포 곡선이 오른쪽으로 퍼지면서 활성화 에너지 이상의 에너지를 가진 입자의 비율(면적)은 폭발적으로 늘어난다.
수식 exp(-Ea/kT)가 바로 활성화 에너지 Ea를 넘을 수 있는 입자의 확률을 의미한다.
활성화 에너지보다 kT가 훨씬 크기 때문에 분모인 T가 조금만 커져도 활성화 에너지 이상의 에너지를 가진 입자의 존재 확률이 수십 수백배로 뛴다.
서울대 ISRC 이론 교육에서 교수님은 이를 로또 당첨 확률에 비유하셨다.
로또에 걸릴 확률은 매우 낮지만 로또를 많이 사면 당첨 확률을 올릴 수 있듯이, 온도를 올리지 않았을 때는 활성화 에너지 그 이상의 에너지를 가진 입자가 있을 확률은 매우 낮은 상태다.
그러나 온도를 올리면 에너지 분포 곡선이 오른쪽으로 살짝 이동하여, 기존 입자의 수는 같은 상태에서 2.0 eV의 높은 활성화 에너지 값보다 큰 값을 가지는 Outliers(아웃라이너) 입자의 비율이 지수함수적으로 늘어나 실리콘 계면의 격자와 반응을 촉진한다.
이때 입자는 산화제(H2O 혹은 O2)를 말한다.
즉, 온도를 높이면 활성화 에너지 그 이상의 에너지를 가진 산화제의 비율이 증가한다는 것이다.
Linear(B/A, Short Times)에서의 활성화 에너지는 2.0 eV, Parabolic(B, Long Times)에서의 활성화 에너지는 물(0.71eV)이냐 산소(1.24eV)냐에 따라 다르다. 왜 이런 값을 가지는지는 앞선 산화공정 이론(1)에서 충분히 설명했다.
Wet Oxidation이 Dry Oxidation보다 훨씬 빠른 결정적인 이유도 물론 반응 속도 상수(k)나 확산 계수(D)의 차이도 있겠지만, 물의 고체 용해도(N0)가 산소(O2)보다 약 1000배 높기 때문에 Wet Oxidation이 빠른 것도 설명을 했다.
최종 정리하자면,
Wet Oxidation이 더 빠른 이유는 물의 고체 용해도(N0)가 1000배 높아서이고, 물이 산소보다 확산에 대한 활성화 에너지가 작기 때문이다.
(확산 계수는 둘이 비슷함에도 불구하고 산화막 입구(표면)에 있는 물의 입자수가 산소보다 월등히 많기 때문에 물이 산화막을 뚫고 들어가는 양 또한 압도적으로 많은 것이다.)
그리고 헷갈림을 방지하기 위한 추가 설명으로, 고체 용해도는 실리콘 계면이 아닌 산화막 표면에 녹아있는 물 또는 산소의 농도를 의미하며 이 값의 크기가 물이 산소보다 1000배 높다는 것이다. 즉 용해도는 실리콘 계면까지 산화제를 배달해주는 물량을 결정한다고 보면 이해가 잘 될 것이다.
그리고 산소와 물의 활성화 에너지 차이는 Short Times, Long Times에 의해 다르다.
Short Times일 때는 산화막의 두께가 얇아 산화막에 대한 활성화 에너지는 무시를 하고 오로지 실리콘 격자를 끊고 반응을 하는 활성화 에너지인 2.0 eV만을 신경쓰면 되고, 이 활성화 에너지는 산소나 물이나 다 동일하게 적용된다.
Long Times일 때는 산화막의 두께가 두껍기 때문에 산화제가 산화막을 뚫고 확산하는 것을 고려해야한다.
이때는 산화제의 종류에 따라 산화막을 뚫고 들어가는 활성화 에너지 값이 다르다. 산소보다 물이 산화막에 대한 활성화 에너지가 낮아 더 쉽게 이동할 수 있다.
활성화 에너지와 고체 용해도의 차이를 잘 숙지하고 있으면 헷갈리지 않을 것이다.
온도에 따라 실리콘 계면에서의 반응 속도가 결정되고,
산화제의 종류에 따라 산화막 표면에서의 고체 용해도와 산화막을 뚫고 확산하는 데에 필요한 활성화 에너지가 달라지므로,
온도와 산화제의 종류라는 두 인자에 따라 산화 공정 속도가 어떻게 달라지는지 알 수 있다.
Gas Pressure
산화 속도를 올리고 싶으면 온도를 올리면 된다. 하지만 문제점이 발생하는데 바로 의도적으로 주입한 불순물인 도펀트에 재분배가 발생해버린다.
이때 의문이 생길 수 있는데, 산화막의 성장 속도를 올리는 건 분명 열산화에 해당하고, 열산화 공정은 이온 주입 공정 전에 하는 거라 웨이퍼에는 도펀트들이 없는데 왜 도펀트들을 고려하냐는 의문이 생길 수 있다.
우선 공정의 대략적인 순서를 설명하겠다.
NMOS를 예시로 설명을 하자면,
퓨어한 실리콘 기판을 준비해서 이 기판에 붕소와 같은 3족 원소를 도핑해서 정공이 생성되면 이게 곧 P형 기판이자 P형 반도체로서 자리 잡는다. 그리고 LOCOS나 STI와 같은 공정을 이용해 도핑할 영역을 나누어 도핑 영역들이 서로 침범하지 않게 한다(소자 격리).
이후에 이온 주입(도핑)을 통해 p-well을 형성한다. 이후 열산화 공정을 이용해서 게이트 산화막을 성장시키고, 산화막 위에 폴리실리콘을 증착해, 포토 공정을 진행해서 패턴을 만든다. 이제 포토 공정을 통해 만들어진 패터닝 된 폴리실리콘 게이트 전극을 마스크 삼아 고농도 이온을 도핑해 소스/드레인을 만드는 것이다.
(이온 주입 공정과 포토 공정은 추후 포스팅 할 것이다.)
(LOCOS, STI 공정은 밑에 설명되어있다.)
다시 본론으로 넘어와서,
온도를 올리면 이온 주입 공정과 어닐링(annealing)을 통해 실리콘 격자 위치로 이동시켜 놓은 도펀트들의 위치들이 다시 확산되어 제멋대로 위치하게 된다. 즉, 도펀트의 재분배가 일어나 도핑 프로파일이 망가지고 소자의 성능이 저하된다.
이때 헨리의 법칙(Henry's Law)을 이용하면 온도를 높이지 않고, 가스 압력을 높이면 산화속도를 높일 수 있다.
헨리의 법칙이란 기체의 압력이 높아지면 고체 표면에 녹아드는 기체의 농도가 비례해서 증가한다.
$$C^* = K_H \cdot P_G$$
- PG: 외부 산화제 기체의 분압
- KH: 헨리 상수 [cm-3/atm]
- C*: 고체 산화막 내 산화제의 표면 용해도 혹은 농도 [cm-3]
헨리의 법칙은 희석된 시스템(아주 묽은 용액; Dilute Solution)에서 용질의 거동을 설명하는 법칙이다. 어떤 기체 성분이 액체나 고체에 아주 소량 녹아 들어갈때, 녹아드는 기체 성분의 양(용해도 혹은 농도)은 외부 기체의 부분압에 정비례 한다는 것이다.
여기서 라울의 법칙(Raoult's Law)과는 헷갈리면 안된다.
라울의 법칙은 이상 용액에서 용액의 증기압은 순수한 용매의 증기압이 몰분율에 비례하는 것이다.
즉 용매의 거동을 설명할 때 쓰인다.
본 상황은 산화막이 용매 역할이고 산화막을 뚫고 들어가는 O2나 H2O 가스는 극소량만 존재하는 용질이다. 따라서 라울의 법칙이 아닌 헨리의 법칙을 따르는 것이다.
ISRC 교육에서 교수님은 이를 코카콜라에 비유하셨다.
물에 이산화탄소를 억지로 녹이기 위해 고압으로 쑤셔 넣는 것과 같은 원리로, 산소를 강제로 산화막 속에 쑤셔 넣는 것이다.
압력 1atm 상승과 온도 30℃의 상승의 Trade off 관계로, 압력 1atm의 상승과 온도 30℃를 높일 때의 산화 속도 상승률이 비슷하다. 즉, 10기압에서 공정하면 온도를 300℃나 낮추어도 비슷한 속도로 산화막을 키울 수 있다.
결정 방향 (Orientation)
실리콘 기판의 결정 방향은 딜-그로브 모델의 두 속도 상수(B/A, B) 중 선형 속도 상수(B/A, 반응 지배)에만 영향을 미친다.
초기 성장 시점에서 보면, 111방향의 면적은 100방향의 면적보다 면적이 더 커 원자의 밀도가 가장 높다. 산화제와 반응할 수 있는 실리콘 원자가 더 많이 모여 있기 때문에 111방향의 기판에서 초기 산화의 속도가 약 1.7배 더 빠르다.
어느 정도 시간이 지나 산화막이 두꺼워져, 확산이 전체 공정 속도를 지배하게 되면 실리콘 기판의 결정 방향은 더 이상 중요하지 않게 된다. 산화제가 비정질 형태의 산화막을 뚫고 확산되는 데 걸리는 시간이 전체 공정 속도를 지배하기 때문이다.
위 그래프를 보면 900도(저온)에서는 산화 속도가 느려 산화막이 두꺼워지는 데 시간이 아주 오래 걸리기 때문에, Short Times 구간이 길게 유지된다.
그리고 데이터 포인트가 분리되어 선이 그려지고 있는 것이 보일 것이다.
이것이 의미하는 바는,
Short Times 구간에서는 실리콘 계면의 결합을 끊는 반응 속도가 전체 공정 속도를 지배하므로, 실리콘 원자 밀도가 111방향이 100방향보다 높기 때문에 산화가 훨씬 빠르게 일어난다. 그렇기 때문에 111방향일 때 산화막이 100방향일 때의 산화막 보다 두껍고 빠르게 자라고 이를 표시하기 위해 데이터 포인트를 분리 시켜놓은 것이다.
고온(1100℃)으로 온도를 올릴수록 산화 속도가 빨라진다는 것은 앞서 설명했다.
그렇기에 공정을 시작하면 산화막이 빠르게 자라 순식간에 두꺼워지므로 Short Times의 구간을 빠르게 이탈한다. 그리고 곧바로 막이 두꺼운 Long Times 구간으로 진입한다.
Long Times 구간에서는 비정질인 산화막을 산화제가 뚫고 확산하는 과정이 전체 공정 속도를 조절하므로 실리콘 결정 방향은 딱히 상관이 없다. 즉, 그래프에서 볼 수 있듯 111방향일 때와 100방향일 때의 속도 차이가 사라져 두 선이 하나로 합쳐지게 된다.
따라서 결정 방향은 Short Times일 때 산화 공정 속도를 조절하는 인자가 된다.
기판 도핑 (Substrate Doping)
고농도로 도핑된 기판은 전반적으로 산화 속도를 증가시킨다.
이때 주입된 도펀트가 붕소(Boron)인지 인(Phosphorus)인지에 따라 산화 속도 증가의 차이가 존재한다.
E_f(페르미 준위)라는 것에 대해 간략히 설명을 하자면, 열평형 상태에서 전자가 존재할 확률이 50%인 에너지 레벨을 뜻한다.
이 페르미 준위는 도핑에 의해 전자가 늘어나면 같이 상승하는 관계를 가진다.
도핑의 종류는 N도핑과 P도핑이 있다.
N도핑은 15족 원소를 사용하며 인, 비소 등이 있고, P도핑은 13족 원소를 사용하며 붕소 등이 존재한다.
15족 원소의 특성 상 실리콘(14족 원소)과 결합을 하면 전자가 하나 남고, 이 전자는 자유 전자가 되어 자연스레 전자가 많아진다.
13족 원소는 실리콘과 결합을 하면 전자가 하나 부족해 정공(Hole)이 생긴다.
즉, 페르미 준위는 15족 원소로 도핑을 하는 N도핑 시 전도대로 이동 (에너지 레벨이 상승)하고, P도핑 시 가전자대로 이동(에너지 레벨 다운)한다.
인(Phosphorus) 도핑(N도핑)은 900℃(저온)에서는 산화 속도를 크게 높이지만, 고온에서는 별다른 속도 증가 효과를 보이지 않는다. 이는 인이 산화막 내부보다는 실리콘을 더 선호해서 산화막이 자라날 때 계속해서 실리콘 계면으로 밀려나 쌓이기 때문이다.
이렇게 실리콘 계면에 고농도로 밀집된 인 원자들은 실리콘과 산화제 사이의 계면 화학 반응의 촉매 역할만을 수행한다.
즉, 계면 반응 속도가 전체 산화 속도를 제어하는 Short Times(저온)영역에서 인 도핑의 효과가 극대화된다.
붕소(Boron) 도핑(P도핑)은 900℃(저온)와 1100℃(고온) 모두에서 산화 속도를 일정하게 증가 시킨다.
붕소는 실리콘보다 산화막을 더 선호하여 산화막이 성장할 때 그 내부로 침투해 산화막(SiO2)의 결합 구조를 약화시키고 느슨하게 한다. 그렇기에 외부에서 공급되는 산화제(O2 or H2O)가 훨씬 빠르게 산화막을 뚫고 지나갈 수 있다.
따라서 붕소의 도핑은 확산이 전체 공정 속도를 지배하는 Long Times 영역인 고온의 조건에서도 산화 속도 증가의 효과가 명확하게 나타난다.
Dopants Redistribution
앞서 고온의 열산화 공정을 진행하면 기판 표면에 미리 주입해 둔 도펀트들이 이동하여 원래의 농도 프로파일이 붕괴되는 재분포(재분배, Redistribution) 현상이 발생한다고 설명했다.
이 현상을 결정 짓는 열역학적 지표가 바로 분배 계수(Segregation Coefficient, m)이다.
$$m = \frac{\text{실리콘 내 도펀트 농도 (평형상태 가정)}}{\text{산화막 내 도펀트 농도 (평형상태 가정)}}$$
이 특성에 따라 도펀트가 계면이 이동할 때 산화막을 따라갈지, 실리콘에 남을지가 결정된다.
- Boron(m < 1, 고갈 현상)
: 붕소의 분배 계수는 1보다 훨씬 작다. 즉 붕소는 산화막을 선호하고, 실리콘은 싫어한다(실리콘 포비아).
붕소는 기존에 실리콘 웨이퍼에 도핑되어, P형 반도체 영역을 구성하고 있었다. 이후 산화 공정을 시작하여 산화막이 자라나면, 실리콘 계면이 소모되면서 밑으로 움직일 것이다. 이때 붕소는 실리콘 웨이퍼를 버리고 산화막 내부로 가버린다.
결과적으로 산화막 바로 아래의 실리콘 표면은 붕소를 잃어버리게 된다. P형 반도체였던 실리콘 웨이퍼 표면의 도핑 농도가 뚝 떨어지는 고갈 프로파일이 형성된다. - Phosphorus(m > 1, 축적 현상)
: 인의 분배 계수는 약 10에 달한다. 즉 인은 산화막을 매우 싫어하고 실리콘을 선호한다.
인은 기존 실리콘 웨이퍼에 도핑되어, N형 반도체 영역을 구성하고 있었다. 산화 공정이 시작되어 산화막이 자라나면, 실리콘 계면이 소모되면서 밑으로 움직일 것이다. 이때 인은 산화막에 흡수되는 것을 거부하고 계속해서 실리콘 안쪽으로 이동할 것이다. 결과적으로 계면과 맞닿은 실리콘 표면에 인 도펀트가 집중적으로 쌓이는 파일업(Pile-up) 프로파일이 형성된다.
이러한 도펀트 재분배 특성은 NMOS나 PMOS의 채널 도핑 설계 시 문턱 전압(V_th)의 변화를 유발하므로 공정 엔지니어가 반드시 사전 계산에 포함해야하는 핵심 변수이다.
위 사진은 원소별로 분배 계수의 값과 온도 별로 확산 계수의 값을 적어놓은 표이다.
Applications of Oxide
Oxidation Isolation
산화막의 사용 목적 중 하나는 소자 간 절연을 하는 것이다.
이 기술은 산화막을 이용한 절연 구조를 형성하는 것이다.
초기에 나온 방법은 수십억 개의 트렌지스터 소자 간의 간섭을 막기 위해 산화막 절연을 사용하는 가장 원초적인 접근법을 보여준다.
고온에서 장시간 동안 웨이퍼 전면에 두꺼운 산화막을 덮은 뒤, 트렌지스터를 지을 영역만 감광액(PR)으로 도포하고, 산화막을 식각하여 실리콘 기판을 드러내는 방식이다. 이 방식의 치명적인 문제점은 산화막을 식각하는 과정에 있어서 소자에 직접적인 데미지를 줘 물리적 손상을 입히므로 소자가 제대로 동작하기 어렵다.
이러한 방법을 보완한 것들이 바로 앞서 설명했던 LOCOS나 STI와 같은 기술들이다.
산화막을 이용한 소자 격리(Oxidation Isolation)에 관해 더 자세히 설명하자면,
전류의 흐름은 게이트에 전압을 인가해 게이트 산화막의 문턱 전압을 넘기면 N형 반도체와 P형 반도체 사이에 채널이 형성되어 흐른다. 반도체 공정 기술이 발전함에 따라 디바이스(소자)를 점점 더 스케일링이 되고, 한 웨이퍼 안에는 P-well과 N-well이라는 도핑 영역들이 존재하며, P-well에는 N형 반도체로 도핑되어 있고, N-well에는 P형 반도체로 도핑되어 있다.
즉, 전류의 흐름은 채널을 통해 흘러야 하나 디바이스 스케일링으로 인해 도핑 영역 속 채널이 아닌 N-well과 P-well로 구성된 각 도핑 영역 너머로 전류가 흐를 수 있는 사고가 발생한다. 이러한 사고를 방지하기 위해 N-well과 P-well 사이에 SiO2를 성장시키는 데 이러한 기술을 LOCOS와 STI라고 한다.
아래 사진은 Local Oxidation of Silicon (LOCOS) 공정으로 열산화 방법을 쓴다.
산화로부터 트렌지스터를 형성할 영역을 보호하기 위해, 이 위에 Si3N4라는 nitride mask를 증착해 보호한다. 이때 나이트라이드(nitride)라는 물질 자체가 매우 딱딱하여 실리콘 기판에 강한 스트레스를 유발하므로, 기판과의 응력을 완화하기 위해 SiO2 층을 패드 층(Pad layer)으로 밑에 깔아준다.
나이트라이드 마스크로 산소가 확산을 못하기에 산화로부터 보호가 가능하다. 그 위에 PR이라는 유기성 감광물질을 도포한 후 포토 공정을 실행해 두 번째 그림과 같이 만든다.
이후 열산화 공정을 진행하면 산소는 나이트라이드 마스크가 없는 곳으로 가서 기존 산화막을 뚫고 확산을 해 실리콘 계면과 반응을 한다. 그러면 세 번째와 네 번째 그림 같이 가운데 산화막이 커진 모양이 되고, 이 가운데 산화막이 각 도핑 영역끼리 전류가 흐르지 못하게끔 하는 것이다.
그러나 단점은 나이트라이드 마스크를 덮고 산화를 진행하더라도, 산소의 확산은 방향성이 없는 랜덤 프로세스이기 때문에 마스크 아래의 측면으로도 무작위 침투를 하게 된다. 그렇기에 산화가 깔끔히 안되고, 산소가 측면으로 파고들어 반응하면서, 산화막 가장자리가 마치 새의 부리(Bird's beak) 모양처럼 마스크 안쪽으로 밀고 들어오면서 성장한다.
Bird's beak이 형성되면 트랜지스터를 만들어야 할 영역의 표면이 평평하지 않게 되는 문제가 발생한다.
반도체 소자가 스케일링됨에 따라 양쪽 Bird's beak이 서로 맞닿게 되어 평평한 영역을 아예 확보할 수 없게 된다.
이러한 측면 침투 한계를 극복하기 위해, 산화 공정 전에 산화막이 들어갈 자리를 미리 식각하는 Recess 공정을 도입했다. 미리 파낸 공간에서 산화를 진행하면 트랜지스터들이 들어갈 영역을 그나마 평평하게 유지할 수 있다.
Shallow Trench Isolation (STI)란 LOCOS의 단점을 보완한 공정으로 열산화 공정을 쓰지 않고, Chemical Vapor Deposition (CVD)의 일종인 HDPCVD를 사용해 산화막을 증착 및 식각하고, Chemical Mechanical Polishing (CMP) 이라는 평탄화 작업을 통해 산화막을 평평하게 하는 공정이다.
STI의 도입은 반도체 소자가 더욱 스케일링되면서 게이트 피치가 100nm이하로 작아지자, 기존 LOCOS 방식은 Bird's beak 현상 때문에 더 이상 절연 기술로 사용할 수 없게 되었다.
(게이트 피치: 트렌지스터 내 게이트 중심에서 가장 인접한 게이트 중심까지의 물리적 거리)
이에 따라 현대 반도체 공정에서는 소자간 절연을 위해 산화 방식을 쓰지 않고, STI라는 기술을 도입한다.
우선 트렌지스터를 형성할 영역에 나이트라이드 마스크를 증착하고, 절연될 영역의 실리콘을 식각하여 일종의 구덩이(Trench)를 만든다.
(이때 증착하는 나이트라이드 마스크는 연마를 멈추는 Stop Layer로서 활용된다.)
파낸 구덩이에 산화 방식을 쓰면 실리콘 격벽이 얇아지는 등의 문제가 생겨, CVD 방식을 이용해 산화막을 채워 넣는다. CVD는 PVD와 달리 스탭 커버리지가 우수하고, 실리콘 하부 기판 표면을 물리적으로 손상시키지 않는다는 장점이 있다.
덮인 산화막을 CMP라는 평탄화 기술을 통해 Stop Layer인 나이트라이드 마스크까지 연마하고 나이트라이드를 제거(Strip)한다.
물론 STI 기술도 단점은 존재한다.
- Dishing(디싱): 트렌치 내부 산화막이 CMP 공정의 연마제에 의해 접시 모양으로 과도하게 파이는 현상
- Erosion(이로전): 패턴이 밀집된 영역에서 연마를 멈춰야 할 Stop Layer(나이트라이드 마스크)까지 깎여나가는 현상
- Corner Rounding(코너 라운딩): 트렌치의 모서리 부분이 둥글게 깎여나가 소자의 전기적 특성에 악영향을 줄 수 있는 결함
STI는 한마디로 반도체 소자 미세화의 한계를 극복한 기술이다.
(CVD, PVD, HDPCVD, CMP는 추후 자세히 포스팅 할 예정이다.)
즉, 반도체 공정에서 산화막은 특정 영역에만 도핑을 하기 위한 블로킹 레이어(Blocking layer)로 활용되며, 소스/드레인 영역에 이온 주입이나 확산을 통해 불순물을 주입하는 공정을 진행할 때, 채널이 형성될 영역을 산화막으로 막아 보호하는 역할을 한다.
성능 저하의 원인
이제 모스펫의 성능을 저하시키는 결함들에 대해 설명을 하겠다.
Mobile ionic charges(Qf)
잠시 과거로 거슬러 올라가보면,
과거 반도체 공정 초창기에는 사람의 몸이나 작업 환경에서 유입되는 나트륨(Na+)이나 칼륨(K+)같은 알칼리 오염 물질이 소자를 망가뜨린다는 사실을 알지 못했다. 이 때문에 초기에는 산화막이 필요 없는 BJT(쌍극성 접합 트렌지스터)라는 소자가 모스펫(MOSFET) 보다 먼저 상용화되기도 했었다.
BJT 소자는 실리콘 기판 내부에서 일어나는 PN Junction의 특성을 이용해 작동한다. 반면 모스펫은 실리콘 기판 표면과 그 위에 덮인 얇은 산화막이 맞닿는 계면에 채널이 형성되면서 작동하는 소자이다.
1950~60년대 초기 반도체 생산 라인에는 지금과 같은 완벽한 무인 클린룸 시스템이 없었다. 작업자 몸에서 배출되는 땀, 호흡 심지어 공정에서 사용하던 유리 비커에서조차 나트륨이나 칼륨과 같은 이온화 된 알칼리 금속에 의한 모바일 차지(Mobile oxide charges)가 나와 웨이퍼를 오염시켰다.
모바일 차지는 산화막 내부 어디에나 존재할 수 있는 치명적인 오염원이다.
BJT는 기판 내부의 PN Junction 쪽에서 전류가 흐르기 때문에 겉표면이 좀 더러워져도 소자 동작에 큰 무리는 없었다. 그래서 당시 불완전한 작업 환경에서도 그럭저럭 괜찮은 제품을 만들어 상용화를 할 수 있었던 것이다.
하지만 표면 특성에 의존하는 모스펫은 다르다. 산화막 안으로 침투한 나트륨 등의 모바일 차지들이 게이트에 전압을 인가할 때마다 이리저리 이동했다. 즉 문턱 전압이 제멋대로 변동하여 신뢰할 수 있는 제품을 만들 수 없었다.
시간이 흘러 반도체 산업이 고도화되면서 단위 부피 당 입자의 개수를 제어하는 완벽히 통제된 무인 클린룸이 도입되면서 모스펫이 빠르게 발전되었다. 이전에는 작업자의 땀, 호흡, 유리 비커 등에서 쉽게 유입되는 모바일 차지가 매우 골치였지만, 현대에는 고도로 통제된 클린룸 환경과 초순수 화학물질 사용 덕분에 모바일 차지는 오늘부로 큰 이슈가 되지 않는다.
이렇듯 클린룸과 초순수 화학물질 덕분에 모스펫 소자의 크기를 점점 더 줄일 수 있게 되었고, 전력 소모도 적다는 장점을 내세우면서, 현대 반도체의 절대적인 표준으로서 자리를 잡을 수 있었던 것이다.
Fixed oxide charges(Qf)
소자의 성능을 저하시키는 원인 중 하나는 고정 전하(Qf)라는 것이다.
산화막이 실리콘 기판 쪽으로 성장해 내려갈 때, 산소와 실리콘은 계면쪽에서 만나 계속 반응하여 계면 근처 산소가 부족해진다.
이때 산소는 음전하, 실리콘은 양전하를 띠는데, 음전하를 띠는 산소가 결핍되면서 계면과 가까운 산화막 영역의 알짜 전하가 양전하를 띠게 된다. 즉, 완벽한 1 : 2 비율의 산화막(실리콘 원자 1개, 산소 원자 2개)이 되지 못하고 산소가 일부 부족한 불완전한 상태로 산화된 실리콘 원자들이 남게 되며 알짜 전하가 항상 양의 성질을 띠게 된다.
이 고정 양전하는 계면 근처에 생성되어 채널 쪽으로 잉여 전자를 끌어당겨, P형 실리콘(기판)일 때는 가전자대에 있는 정공을 밀어내고 전자를 끌어당겨 NMOS 채널이 지나치게 촉진되고, N형 실리콘(기판)일 때는 전도대에 있는 전자의 수를 증가시켜 PMOS의 채널 형성을 방해한다.
이러한 양의 고정전하가 NMOS에 미치는 영향으로는,
우선 NMOS가 켜지려면 게이트 전압에 양의 전압을 인가해야 하고, 이후 채널에 전자가 모여야 한다.
그러나 실리콘 내 고정전하가 어느정도 전자를 불러온 상태이기 때문에 게이트에는 평소보다 적은 양의 전압을 가해도 트렌지스터가 쉽게 동작해버린다. 즉 소자가 켜지는 데 필요한 전압 기준이 낮아져 문턱전압이 음의 방향으로 감소하는 효과를 불러일으킨다.
PMOS가 켜지려면 게이트 전압에 음의 전압을 인가해야 하고, 이후 채널에 정공(Hole)이 모여야 한다.
앞서 말했듯 양의 고정전하가 전자를 채널 쪽으로 불러오고, 이 전자들은 정공을 상쇄시킨다. 따라서 방해꾼인 전자들을 이겨낼만큼의 정공을 충분이 모아 PMOS를 켜려면, 게이트에 평소보다 더 강한 음의 전압을 가해야한다. 결과적으로 전력소모가 심해지고 PMOS의 문턱전압 역시 더욱 네거티브하게 변한다.
다시 말해, 고정 전하는 산소 결핍에 의한 Si+ 이온이므로 항상 무조건 양의 고정 전하만을 갖는다.
전기적 중성(Flatband 상태)으로 만들려면 게이트에 마이너스 전압을 더 인가해주어야 한다.
그렇기에 CV그래프의 모양 자체는 바뀌지 않지만, 그래프 전체를 좌측(음의 전압 방향)으로 평행이동을 시킨다.
Interface trapped charges(Qit)
실리콘 기판 표면에서 실리콘이 산소와 결합하지 못한 채 남아있는 불완전한 원자가 전자를 댕글링 본드(미결합 결합)라고 하며,
계면 트랩 전하(Qit)란 이러한 실리콘 댕글링 본드에 의한 결함을 의미한다.
이 결함은 매우 불안정하여 페르미 준위의 위치에 따라(인가되는 외부 AC, DC전압의 상태에 따라) 전자를 뺏어오거나 방출하여 양성, 중성, 음성으로 계속 상태가 변한다.
또한 전자의 움직임을 댕글링 본드가 방해, 즉 전자를 빼앗아 구동 전류를 감소시켜 CV곡선의 모양을 전압 축 방향으로 찌그러지게 한다.
또한 트렌지스터의 온/오프 전환을 둔하게 만들어 구동 전압(드라이빙 레인지 = 트렌지스터를 완벽히 끄고 켤 때 사용하는 전압의 범위)을 많이 소모하게 하는 최악의 결함이므로 공정 후반에 수소와 질수가 포함된 포밍 가스로 annealing 처리를 해주어야 한다.
이때 구동 전압은 역할에 따라 게이트 구동 전압(VGS)과 드레인 구동 전압(VDS)으로 나뉜다.
게이트 구동 전압이란 소자를 완벽하게 작동시키기 위해(채널을 형성하기 위해) 게이트에 가하는 전압이고,
드레인 구동 전압은 열린 채널을 통해서 전하를 이동시키기 위해 드레인에 가하는 전압이다.
문턱 전압(Vth)은 채널 형성이 막 시작되는 지점, 즉 최소 조건이라 이 둘을 잘 구분해야 한다.
구동 전류(ION)란, 구동 전압을 가해서 트렌지스터가 완벽하게 켜졌을 때 소스에서 채널을 거쳐 드레인으로 흘러들어가는 실제 전류의 양을 말한다.
Oxide trapped charges(Qot)
산화막 트랩 전하란, 플라즈마 식각이나 후속 공정에서 쓰는 이온 주입 등의 공정 과정에서 웨이퍼가 물리적인 데미지를 받아 산화막 내부의 Si - O 결합이 끊어지면서 발생하는 결함이다.
이러한 결함은 고온의 열처리(High-temperature anneal)를 통해 끊어진 결합을 다시 수리할 수 있다.
산화막 내부 결함에 의한 MOSCAP(모스 커패시터)의 C-V(정전-전압) 특성 곡선 영향
MOSCAP이란 Metal - Oxide - Semiconductor Capacitor의 약자이다.
흔히 알고 있는 MOSFET은 게이트, 소스, 드레인, 기판으로 이루어져 있고,
MOSCAP은 소스와 드레인을 배제하고 금속 전극 (Metal) - 절연체인 산화막 (Oxide) - 반도체 기판 (Semiconductor)의 수직 샌드위치 구조만을 남겨놓은 것이다.
산화막 내부 결함이 없을 때의 이상적인 CV 곡선은 다음 사진과 같이 게이트 전압(V_G)을 변화시킴에 따라 실리콘 표면이 축적(Accumulation), 공핍(Depletion), 반전(Inversion) 상태로 변화하는 모습을 보이며, 이때 측정되는 정전용량을 그래프로 나타낸다.
내부에 전하 결함이 전혀 없다고 가정할 때, 이론적인 계산을 통해 얻어낼 수 있는 이상적(ideal) 기준선이다.
앞서, 모바일 차지(Qm)는 클린룸 도입 덕분에 현대 반도체 공정에서는 큰 문제가 되지 않는다.
또한 산화막 트랩 전하(Qot)는 플라즈마 식각이나 후속 공정 시 사용하는 이온 주입 공정 때 발생하는 산화막 내부 문제이므로 산화 공정 후 형성되는 MOSCAP의 결함을 일으키는 주된 요인은 아니기에 CV 곡선에 영향을 준다는 것과는 거리가 멀다.
즉, MOSCAP의 결함을 일으켜 CV곡선에 이상을 주는 주된 결함들은 고정 전하(Qf)와 계면 트랩 전하(Qit)이다.
위 이미지는 ideal HF(ideal High Frequency)와 고정 전하에 의한 결함, 계면 트랩 전하에 의한 결함을 비교하는 CV 그래프이다.
(가로 축: 전압, 세로 축: 정전 용량)
- 고정 전하(Q_f)에 의한 평행 이동 (Lateral Shift)
: 그래프를 잘 보면 ideal HF를 기준으로 CV곡선이 찌그러지지 않고, 왼쪽(음의 전압 방향)으로 나란히 평행 이동한 그래프가 보일 것이다. 이는 산화막 계면 근처에 알짜 양전하인 고정 전하(Q_f)가 존재하면 나타나는 현상이다.
트렌지스터가 켜지는 기준점인 문턱 전압(V_TH) 전체가 음의 방향으로 내려갔다.
이때 발생하는 문제점은 NMOS인지, PMOS인지에 정반대로 갈린다.
NMOS인 경우: NMOS는 게이트에 양(+)의 전압을 가해야 작동하는 소자다. 그런데 문턱 전압이 음(-)의 방향으로 내려갔으므로, 기존보다 훨씬 적은 전압만 주어도 쉽게 켜진다. 전압을 더 세게 가해야 켜지는 것이 아니라, 아주 미세한 전압을 가하거나 극단적인 예시로 0V 즉 꺼져 있어야 할 상태에서도 고정 전하가 끌어당긴 전자들에 의해 미세한 전류가 흐르는 누설 전류의 문제가 발생한다.
PMOS인 경우: PMOS는 게이트에 음(-)의 전압을 가해야 작동하는 소자다. 문턱 전압이 기존보다 더한 음(-)의 방향으로 가버렸으므로 기존 정상 상태일 때보다 훨씬 더 강한 음의 전압을 가해야 소자가 작동하게 된다. 이는 불필요하게 많은 전력을 소모하게 만든다. - 계면 트랩 전하(Q_it)에 의한 왜곡 (Distortion & Stretching)
: 위 사진을 보면 비스듬하게 찌그러진 A, B, C라고 적혀 있는 그래프가 보일 것이다. 이는 계면 트랩 전하 때문에 발생한 결함 상태이며, 왜곡(Distortion)을 보여주는 그래프이다.
A, B, C는 계면 트랩 전하가 에너지 밴드갭 내의 어느 위치에 집중적으로 존재하는지에 따라 CV 그래프가 제각각 다르게 찌그러지는 양상을 수학적으로 나타낸 것이다.
(A: 전도대 근처, B: 밴드갭 중간, C: 가전자대 근처)
이 트랩들이 전자를 무작위로 뺏거나 방출하면서 소자의 온/오프의 전환을 방해한다.
그 결과 전압 변화에 맞춰 즉각적으로 변해야 할 반도체 표면의 상태(전하량, 정전 용량)가 계면 트랩에 의해 지연되거나 왜곡되는 현상이 나타난다.
결함이 없는 이상적인 상태의 소자라면, 게이트 전압(Voltage)을 변화시키는 순간 기판 내부의 캐리어(전자나 정공)들이 방해 없이 즉각적으로 계면에 모이거나 흩어진다. 전압을 조절하는 대로 소자의 상태(축적→공핍→반전)가 순식간에 전환되며, 이에 따라 정전 용량(Capacitance)도 가파르고 깔끔하게 떨어지거나 올라가는 곡선(CV그래프)을 그린다.
하지만 실리콘 댕글링 본드(계면 트랩 전하)들이 존재하면,
전압을 높여 전자를 계면 쪽으로 끌어당겨 채널을 형성하려 할 때 이 트랩들이 전자를 도중에 뺏어버린다. 반대로 전압을 낮춰 전자를 밀어내려 할 때도 트랩이 움켜지고 있던 전자를 뒤늦게 방출하여 소자의 작동을 방해한다.
즉, 인가한 전압은 소자의 상태를 바꾸는 데 온전히 쓰는 것이 아닌 이 불필요한 트랩들을 채우거나 비우는 데 먼저 낭비되어 버린다. 그렇기에 기존보다 더 큰 전압을 가해야만 비로소 정전 용량의 변화를 이끌어낼 수 있게 된다. 전압을 올려도 정전 용량이 굼뜨게 변하는 것이다.
이러한 이유로 가파르게 꺾여야 할 그래프가 트랩에 의해 둔해져서 전압 축(가로 축) 방향으로 길게 스트레칭되는 A, B, C 곡선의 형태가 만들어지는 것이다.
따라서 이러한 결함을 최소화하기 위해 수소가 포함된 포밍 가스로 어닐링을 진행하여 실리콘 댕글링 본드를 막아주는 공정이 반드시 필요하다.
반도체 미세화(Scaling)의 물리적 한계의 극복 방법
FinFET
과거 반도체 업계는 1년 6개월마다 칩의 집적도를 2배씩 높여야 한다는 "무어의 법칙 (Moore's Law)"을 따르며 트렌지스터의 크기를 기하학적으로 줄여왔다. 무어의 법칙이란, 인텔의 공동 창립자인 고든 무어(Gordon Moore)가 제안한 반도체 산업의 경험적 관측 법칙이다.
트렌지스터의 채널 크기를 줄이려면 그 비율에 맞춰 게이트 산화막의 두께돋 함께 줄여야만 한다. 그러나 게이트 산화막 두께가 1nm(약 1.5nm) 수준까지 얇아졌는데, 불행히도 구동 전압(V_DD)는 그에 비례해서 작아지지 않았다.
1nm 두께에 1V전압이 걸리면 10MV/cm 라는 엄청난 전기장이 형성되어, 결국 산화막이 버티지 못하고 터져버리거나 전자가 뚫고 자나가는 터널링 현상이 발생하게 된다.
또한 너무 얇은 두께의 산화막에서는 게이트에 전압을 가할 시 누설 전류가 발생할 수 있다.
이후 평면 구조에서 더 이상 크기를 줄이지 못하는 한계에 다다르자, 트렌지스터 구조를 위로 세워 올리는 3차원 핀펫(FinFET)방식을 도입하여 소자 스케일링을 이어갔다.
High-k 유전막의 도입
트렌지스터의 성능(구동 전류)을 높이려면 정전 용량(Capacitance, C)을 키워야 한다.
$$C = k \varepsilon_0 \frac{WL}{t_{ox}}$$
정전 용량은 물질의 유전 상수(k)에 비례하고, 유전막(산화막)의 두께(t_ox)에 반비례한다.
이때 산화막의 두께를 1.5nm 이하로 줄여버리면 앞서 말한 절연 파괴 문제가 발생하므로, 두께(분모)는 더 이상 줄일 수 없다.
채널의 길이(L)는 소스와 드레인 사이의 거리, 즉 전자가 이동하는 물리적 길이이다. 이 L을 줄인다는 것이 앞서 다룬 무어의 법칙의 핵심을 의미한다. L이 짧아져야 전자가 이동할 거리가 줄어들어 반대편으로 더 빠르게 건너갈 수 있기에 칩의 동작(스위칭) 속도가 빨라진다. 그러나 트렌지스터의 성능을 높이려고 L을 늘리면 소자도 커지고 동작 속도도 느려지므로 반도체의 발전 방향을 거스르게 된다.
게이트의 폭(W)을 늘리면 채널이 넓어지는 격이므로 전류량과 정전 용량이 모두 증가한다. 그러나 옆으로 퍼진 만큼 실리콘 웨이퍼 위에서 트렌지스터 하나가 차지하는 면적이 커진다. 웨이퍼 위 칩안에 수십억개의 트랜지스터를 넣어야 공정의 집적도가 올라가는데 W를 키우면 칩 크기가 거대해지고 웨이퍼 한 장에서 생산할 수 있는 칩의 개수가 줄어들어 수익성이 감소하게 된다.
따라서 위 조건을 유지하면서 정전 용량(C)을 키우기 위해서는 유전 상수(k)의 값이 큰 물질을 새로운 산화막으로 대체해야 한다.
기존 SiO2의 유전 상수는 약 3.9이지만, 새로 도입한 산화막인 하프늄 옥사이드(Hafnium Oxide)는 유전 상수의 값이 약 20에 달한다. 유전 상수가 약 5배 커졌으므로 산화막의 물리적 두께를 5배 두껍게 만들어 기존 정전 용량은 유지한 채 누설 전류를 완벽하게 막을 수 있게된다. 이를 등가 산화막 두께(Equivalent Oxide Thickness, EOT)라고 하고 고유전율(High-k)물질이 전통적인 SiO2와 동일한 정전 용량을 가질 때의 두께를 나타낸다.
단점으로는 이러한 High-k 유전체는 ALD(Atomic Layer Deposition, 원자층 증착) 기술을 사용해야 하므로,
기존엔 퍼니스(Furnace) 장비로 웨이퍼 수십장을 한 번에 산화막(SiO2)을 성장시킬 수 있었던 것에 비하면 ALD 공정은 그 비용이 엄청나게 비싼 편이다. 그럼에도 불구하고 다른 물리적인 대안이 없어, 업계에서는 이 비싼 비용을 감당하며 공정을 진행하게 되었다.
Tools for Oxidation
Furnace Tube
위 사진은 batch process의 퍼니스 장비의 구조를 보여준다. 또한 형태에 따라 수평형과 수직형 장비도 존재한다.
Batch process 퍼니스의 특징은 챔버 안의 보트에 웨이퍼를 수십 ~ 수백 장을 한꺼번에 넣고 공정을 진행하므로 Throughput(생산성)이 매우 뛰어나다.
하지만 여러 단점이 존재한다.
퍼니스는 온도를 올리고 안정화시킨 뒤 다시 내리는 데만 수 시간이 걸린다. 따라서 디바이스의 열 예산을 아주 미세하게 컨트롤해야 할 때는 불리하며, 이러한 경우에는 초당 수십 ~ 수백 도를 순간적으로 올렸다 내리는 RTP(Rapid Thermal Processing) 장비를 사용한다.
그리고 batch process 퍼니스의 단점이자 또 다른 특징으로는, 예를 들어 웨이퍼를 그냥 100장 박아버리면 각 웨이퍼의 성장 정도가 다 다르다. 왜냐하면 퍼니스 내에서 가스(O2, H2)의 흐름은 바라보는 방향 기준으로 왼쪽에서 오른쪽으로 흐르기 때문이다.
이때 Dummy Wafers(더미 웨이퍼)라고 하는 필요 없는 웨이퍼를 앞 뒤로 넣어주고, 그 가운데에는 산화막을 성장시킬 이후 공정에 활용할 웨이퍼를 넣어준다. 이때 웨이퍼의 운전 조건(환경)을 최대한 비슷하게 해 가운데 웨이퍼의 성장 정도를 균일하게 해야한다.
이러한 더미 웨이퍼의 수가 많으면 가운데의 웨이퍼들은 성장 정도가 매우 균일하나, 버려지는 웨이퍼가 많아질 것이다
그렇다고 더미 웨이퍼의 수가 적으면 가운데 웨이퍼들의 성장 정도가 균일하지 않을 수 있기에, 더미 웨이퍼 개수의 적당한 개수 조절은 엔지니어의 덕목이라고 볼 수 있겠다.
퍼니스 장비에 가스를 주입하는 방식은 Dry Oxidation인지 Wet Oxidation인지에 따라 나뉜다.
Dry 산화는 질량 유량 제어기(MFC)를 통해 O2가스를 직접 주입하여 제어한다.
Wet 산화는 가열된 증류수에 가스를 불어넣어 수증기를 발생시키는 버블링 방식을 사용한다.
최종 정리를 하면,
퍼니스 장비는 여러장의 웨이퍼를 처리할 수 있어 생산성이 높지만, 장시간 고온에 노출되어 열예산에 문제가 발생할 수 있다.
RTP 장비는 챔버 내 하나의 웨이퍼만을 처리할 수 있어 생산성은 낮지만, 가열과 냉각의 속도가 매우 빨라 공정 시간은 줄일 수 있다(Short Times).
참고로 순간적인 열처리를 한 방식을 RTO(Rapid Thermal Oxide) 방식이라 하며, 기존 퍼니스 산화막보다 절연 파괴 강도 측면에서 더 우수한 신뢰성을 보이는 특성이 있다.
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